在一个前面的文章中，我商议定制设计的随意波形发生器PCB的微掌握器部门：
微掌握器是供应电路板大部门功能的两个IC之一; 另一种是DAC，更具体地说是ADI公司的AD9708。该组件是“TxDAC”系列D / A转换器的成员。它支撑每秒高达1.25亿个采样的更新速度（AKA采样率） - 足以知足我的需求。
该特定部门具有8位差别率，但它与10位，12位和14位版本引脚兼容。这是一个轻易的功能：您能够从低成本的8位版本起头，若是您最终决意需要更高的差别率，则能够升级到更高差别率（和更高成本）的选项之一，而不会过度休止现有的道理图和结构。
图表取自数据表。
从应用法式图中能够看出，只需要很少的外部组件。一些电容，一个用于设置满量程输出电流的电阻，以及（固然未在图中显露）适当的旌旗疗养电路，用于差分D / A输出电流。
在我们持续之前，我将提到该设备的其他一些便当功能; 下次当你测验选择合适的DAC时，请记住这些问题（这不是一项稀奇轻易的义务 - 选择“有库存”选项的Digi-Key搜刮“DAC”会发生跨越三千个究竟）。它能够作为TSSOP使用，它比SOIC（或DIP，当然）更紧凑，但比QFN或任何其他无引线/微观封装更麻烦。无需外部参考电压（若是您甘愿，能够使用一个）。供电非常简洁：只需3 V或5 V单轨即可。它接管并行输入数据，我更喜欢串行接口。是的，并行数据需要更多引脚并占用更多空间，但我不是在设计智妙手表，对我来说，并行数据传输的简洁性是一个首要优先事项。只看一看“时序图” - 生活或者很复杂，但这个数据接口一定不是。
电路
这是我的随意波形发生器的DAC部门：
我为每个电源/接地对供应4.7μF和0.1μF去耦电容。DAC_SLEEP由微掌握器GPIO引脚直接驱动。掌握D / A电路的时钟旌旗由微掌握器发生并施加到CLK引脚。REFLO引脚接地; 这使能内部参考电压。COMP1，COMP2和REFIO的组件/保持基于数据表建议。注重，COMP1经由电容保持到正电源轨，而COMP2经由电容保持到地。COMP1上限不是必需的; 数据表说若是你想要“最佳机能”，你应该把它包罗在内。但说真的，若是你的外形尺寸或预算是如斯限制，你必需强调是否要包含一个0.1μF陶瓷电容，你或者想看看换一份新工作。当您使用内部生成的参考电压时，需要REFIO上限。当DAC字处于最大值（在本例中为255）或最小值（零，即DB0至DB7为逻辑低电平）时，保持到FSADJ引脚的电阻决意输出电流。我知道，这听起来有点令人疑心; 当你完成文章时，它会很清楚。FSADJ引脚内部保持到放大器电路，使参考电压显现在FSADJ引脚上。满量程电流与流出FSADJ引脚的电流（称为参考电流）成比例。使用2kΩ电阻（假设内部发生的1.2 V基准电压有效），参考电流为（1.2 V）/（2kΩ）=600μA，相当于约20 mA的满量程电流。
差分输出
DAC设计中最复杂的部门是输出接口。您需要做的第一件事是认识这些IOUTA和IOUTB引脚事实发生了什么。
AD9708具有电流（与电压相反）输出。应用于数据引脚的数字字直接掌握流出IOUT引脚的电流，而不是这些引脚上显现的电压。但为什么还有两个呢？数据表将它们称为差分，但我发现这个术语有点令人疑心。当我听到“差分”时，我会想到使用正极性和负极性的旌旗，这让我感觉IOUTA有正电流（即流出引脚），IOUTB有负电流（即流入引脚） 。但这种情形并非如斯。真实情形经由以下图表传达：
是以，两个引脚都是电流源，从这个意义上说，两个电流都是正的。“差分”方面发生于电流幅度均衡的事实：若是一个引脚具有高电流，另一个引脚具有低电流。这就是为什么我之前说过，当输入数据处于最大值或最小值时会发生满量程电流。在最大值，IOUTA供应满量程电流; 在最小值处，IOUTB供应满量程电流。在我看来，“增补”在这种情形下会优于“差别”，但若是ADI公司的专家更喜欢“差别”，我就不会争辩。
